- SEEQC ha presentado una nueva arquitectura que mejora la eficiencia de la corrección de errores cuánticos en aproximadamente un 50%.
- La arquitectura combina tecnología de chips especializados con el software de computación cuántica de NVIDIA.
- La reducción de la latencia de decodificación y la tasa de errores lógicos contribuyen a la viabilidad de la computación cuántica tolerante a fallos.
- SEEQC planea investigar más oportunidades para mejorar la corrección de errores cuánticos.
Las computadoras cuánticas necesitan corregir errores sin reducir la velocidad de cálculo. Actualmente, la empresa de computación cuántica SEEQC ha demostrado una arquitectura que, al combinar tecnología de chips especializados con el software de computación cuántica de NVIDIA y su infraestructura de GPU, mejora dos indicadores clave de corrección de errores cuánticos en aproximadamente un 50%. Este resultado combina la tecnología de predecodificación basada en chips de SEEQC con NVIDIA Ising, una serie de modelos de IA abiertos que incluyen herramientas para la corrección de errores cuánticos, así como NVIDIA NVQLink, una interfaz diseñada para conectar procesadores cuánticos con sistemas de computación acelerados por GPU.
Esta demostración utilizó un procesador cuántico simulado y una arquitectura de sistema, considerando la latencia de decodificación real en gran escala. Compara el rendimiento de la arquitectura combinada con NVIDIA Ising como decodificador independiente. El informe de SEEQC muestra que su latencia de decodificación se redujo en aproximadamente un 50%, y que hubo mejoras en el rendimiento de la tasa de errores lógicos. Estos resultados podrían ofrecer ideas para reducir un importante obstáculo en la construcción de computadoras cuánticas tolerantes a fallos: procesar rápidamente la información de corrección de errores para mantener el funcionamiento confiable de sistemas cuánticos cada vez más complejos.
La nueva arquitectura de SEEQC
Las computadoras cuánticas necesitan una corrección de errores más rápida. Utilizan qubits, que representan información cuántica de manera diferente a los bits binarios tradicionales. Sin embargo, los qubits son extremadamente sensibles a las interferencias ambientales y a la imperfección de las operaciones de control. Estos errores pueden acumularse y destruir el proceso de cálculo. La corrección de errores cuánticos aborda este problema codificando la información en múltiples qubits físicos y utilizando mediciones para detectar errores sin medir y destruir directamente la información cuántica codificada. Los sistemas de computación clásica luego procesan estas mediciones para determinar las correcciones necesarias.
Esta fase de procesamiento clásico se llama decodificación. A medida que los procesadores cuánticos crecen, la cantidad de información que debe procesarse puede aumentar significativamente, ejerciendo presión sobre el tiempo y los recursos computacionales disponibles para la corrección de errores. Dos indicadores importantes son la latencia de decodificación, es decir, el tiempo necesario para procesar la información de errores, y la tasa de errores lógicos, que describe la frecuencia con la que los qubits lógicos codificados experimentan errores. Reducir ambos ayuda a hacer que la computación cuántica tolerante a fallos sea más viable.
Desafíos y soluciones en la decodificación
El enfoque de SEEQC utiliza predecodificadores basados en chips para manejar parte de la carga de trabajo de decodificación, colocándolos cerca de la unidad de procesamiento cuántico (QPU). El sistema luego aprovecha la capacidad de decodificación de NVIDIA Ising, utilizando el enlace digital de SEEQC y NVIDIA NVQLink para proporcionar un marco de comunicación de baja latencia, conectando el entorno cuántico con la computación acelerada por GPU. La idea es procesar parte de la información localmente antes de enviarla a recursos de computación clásica más avanzados. Esto puede reducir la cantidad de datos que necesitan ser transferidos entre componentes, al tiempo que acelera las operaciones sensibles al tiempo.
Dado que las computadoras cuánticas no pueden ampliarse simplemente agregando más qubits, sus dispositivos electrónicos de soporte, enlaces de comunicación y sistemas de procesamiento clásico también deben mantenerse sincronizados. Acercar tareas de procesamiento seleccionadas a la QPU puede ayudar a reducir el tiempo y los costos de infraestructura necesarios para la corrección de errores a medida que el sistema crece.
Planes de desarrollo futuro
John Levy, CEO de SEEQC, indicó que estos resultados muestran cómo la tecnología de chips digitales puede mejorar la interfaz entre los procesadores cuánticos y la infraestructura de computación de alto rendimiento. Sam Stanwyck, director de productos cuánticos de NVIDIA, comentó que este trabajo demuestra cómo los modelos y las interfaces abiertas pueden ayudar a los desarrolladores de hardware cuántico a combinar el procesamiento especializado con la computación de IA y GPU. La mejora del 50% mencionada en el informe es alentadora, pero debe entenderse en contexto. El experimento utilizó un procesador cuántico simulado y una pila de arquitectura, en lugar de demostrar las mismas ganancias de rendimiento en una computadora cuántica física completamente operativa.
Este anuncio tampoco establece que la mejora se traduzca directamente en una reducción del 50% en los recursos totales necesarios para construir sistemas tolerantes a fallos. En cambio, estos resultados proporcionan evidencia de que asignar tareas de decodificación entre el procesamiento especializado y la computación acelerada por GPU podría mejorar partes clave del pipeline de corrección de errores.
SEEQC indicó que su próximo paso es integrar los componentes a nivel de sistema que ha demostrado hasta ahora y avanzar hacia la integración de chip a chip entre procesadores cuánticos y avanzadas infraestructuras de computación de alto rendimiento. La empresa también planea investigar más oportunidades para mejorar la corrección de errores cuánticos y otras cargas de trabajo híbridas cuántico-clásicas. En última instancia, la computación cuántica tolerante a fallos práctica requerirá avances en todo el sistema, desde los qubits y los dispositivos electrónicos de control hasta la comunicación y la decodificación. La demostración de SEEQC-NVIDIA aborda parte de este desafío, mostrando cómo una integración más estrecha de hardware y software puede ayudar a escalar los sistemas cuánticos de manera más eficiente.
La importancia de los avances en la tecnología de corrección de errores cuánticos
El desarrollo de la computación cuántica enfrenta el desafío de la corrección de errores, ya que los qubits son extremadamente sensibles a las interferencias ambientales. La colaboración entre SEEQC y NVIDIA demuestra cómo la tecnología de chips especializados puede mejorar eficazmente la eficiencia de la corrección de errores, lo cual es crucial para aumentar la viabilidad de las computadoras cuánticas. Al trasladar parte de la carga de trabajo de decodificación cerca de la unidad de procesamiento cuántico, se puede reducir la latencia de decodificación, mejorando así el rendimiento general. Esta innovación no solo impulsa el desarrollo de la computación cuántica, sino que también podría cambiar la forma en que los desarrolladores de hardware cuántico piensan sobre el diseño, y la investigación futura ayudará a lograr sistemas cuánticos más eficientes.